芯片级电磁兼容性的设计（IC的EMC设计）

pwm · 发表于 2007-10-13 14:27:06

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摘　要：介绍了电磁兼容性的基本概念、原理及其在集成电路设计中的重要性，对电磁兼容性设计的基本方法作了介绍，其中着重论述了芯片级电磁兼容性的设计方法。最后给出了芯片级电磁兼容性研究中存在的问题及未来的研究重点。关键词：集成电路；电磁兼容；设计方法；芯片　　随着现代科学技术的发展，电子、电气设备及系统获得了越来越广泛的应用。然而运行中的电子、电气设备大多伴随着电磁能量的转换，对通信系统、控制系统和计算机系统为主干的电子系统（尤其在集成电路方面）产生了巨大的副面影响。这主要是因为集成电路极易受射频影响并可能会以有害的方式影响检波信号，通常会导致原设计的功能失效，并且可能会危及安全。另外，在集成电路设计中要求具有低的电磁能量辐射及高的敏感度。因此，提高集成电路的电磁兼容性已成为当今的研究重点之一。　　本文介绍了一些电磁兼容性设计的基本方法，重点分析了芯片级电磁兼容性的设计方法及其应用，并讨论了芯片级电磁兼容性研究中存在的问题及未来的研究重点。 1、分析和解决电磁兼容性的一般方法　　随着科学技术的发展，系统越来越复杂，使用的频谱越来越宽，根据电磁兼容性学科中多年的研究可知，分析和解决设备、子系统或系统间的电磁兼容性问题一般有3种方法，他们分别为问题解决法（ProblemSolving Approach）、规范法（SpecificationApproach）和系统法（Systems Approach）。1.1　问题解决法　　问题解决法主要指在建立系统前并不专门考虑电磁兼容性问题，待系统建成后再设法解决在调试过程中出现的电磁兼容性问题的方法。系统内或系统间存在的干扰问题有三要素，即干扰源、接受器和干扰的传播路径。因此用问题解决法解决系统内或系统间的电磁兼容性问题时，首先必须正确地确定干扰源。为了做到这一点，从事电磁兼容性方面工作的工程师要比较全面地熟悉各种干扰源的特性。在确定干扰源后再确定干扰的耦合路径是辐射耦合模式还是传导耦合模式，最终决定消除干扰的方法。1.2　规范法　　为了满足电磁兼容性的要求，各国政府和工业部门尤其是军方都制订了很多强制执行的标准和规范，例如美国军用标准MIL-STD-461.所谓规范法是指在采购系统的设备和设计建立子系统时必须满足已制订的规范。规范法预期达到的效果就是：如果组成系统的每个部件都满足规范要求，则系统的电磁兼容性就能保证。1.3 系统法　　系统法集中了电磁兼容性方面的研究成果，从系统的设计阶段的最初就用分析程序来预测在系统中将要遇到的那些电磁干扰问题，以便在系统设计过程中作为基本问题来解决。目前有下列几种已广泛使用的大规模电磁干扰分析程序：　　系统和电磁兼容性分析程序（SEMCAP）；系统和电磁兼容性分析程序； 　　干扰预测程序IPP-1； 　　系统内部分析程序IAP； 　　共场地分析模型程序COSAM等。　　对于EMC系统设计的3种方法而言，问题解决法即先建立系统，在系统出现EMC问题时，利用EMI抑制技术解决EMC问题，这种方法很冒险，有可能会出现大量的返工。规范法则是要求每个分系统预先符合所要求的EMC规范或标准。如产品需要销售到美国，就要求每个分系统满足美国FCCPart15或Part18相应的标准，利用这些标准进行计算、设计分系统来保证最终产品的EMC性能。规范法比问题解决法更合理，但他的不足之处是他可能引入过储备的设计。系统法集中了EMC方面的成就，他根据EMC的要求给出最佳的工程设计、试验过程中对EMC进行分析预测，合理分配EMC指标，保证系统EMC的设计要求。随着电子设备工艺的飞速发展，集成电路的集成度几乎每年都翻一番，EMC问题已由系统级上升至芯片级。因此，对芯片级电磁兼容性的设计研究就显得尤为重要了。 2、芯片级电磁兼容　　由于芯片级电磁兼容的描述是一个相对较新的学科，尽管对于电子系统及子系统已经有了说明详细的标准和辐射参考标准，但对于在这些系统中应用到的集成电路来说却是一个空白［3］。尤其是近年来集成电路的制造工艺在不断提高，已从超深亚微米进入到纳米阶段，加工芯片的特征尺寸进一步减小。于是，越来越多的功能，甚至是一个完整的系统都能够被集成到单个芯片之中。这就使得芯片级电磁兼容显得尤为突出。因此，制定一套公认的芯片级电磁兼容测量程序将会填补这一空白。2.1　芯片级电磁兼容的描述　　附属于国际电工委员会（IEC）的主要负责集成电路方面研究的机构正致力于研究集成电路电磁兼容性描述的2项标准。在不久的将来，就能根据IEC61967标准来描述集成电路的电磁辐射，根据IEC62132标准来描述集成电路的抗扰度。尽管这2项标准中所描述的测量方法并不能够完全取代系统级的电磁兼容测量方法，但设计工程师将具备鉴别主要辐射源及在应用程序中哪一部分具有最低敏感度的能力。　　目前“IEC61967标准：用于测量集成电路电磁辐射频率150k～1GHz”包括以下6个部分：　　通用条件和定义； 　　辐射测量方法--横向电磁波室法； 　　辐射测量方法--表面扫描法； 　　传导辐射测量方法1Ω/150Ω直接耦合法； 　　传导辐射测量方法WFC (Workbench Faraday Cage）方法；     传导辐射测量方法--探磁针法。　　而第2项标准“IEC62132标准：用于测量集成电路电磁抗扰度”目前暂时包括以下5部分：　　通用条件和定义； 　　辐射抗扰度测量方法--横向电磁波室法； 　　传导抗扰度测量方法--大量电流注入法（BCI）； 　　传导抗扰度测量方法--直接激励注入法（DPI）； 　　传导抗扰度测量方法--WFC（Workbench Faraday Cage）方法。　　以上2项标准中所描述的测量方法可以被用作集成电路辐射和抗扰度规范说明的基础。当然，这些方法既有他们的优势，同时也存在局限性。因此，电子设备的设计者以及半导体生产商应谨慎地选择最符合其自身需求的测量方法。虽然能够用这些测量方法来描述芯片级集成电路的电磁兼容性，但不可能在系统级与芯片级测量方法之间进行直接比较。即使集成电路已经可以满足芯片级电磁兼容的需要，生产商仍需在整个系统中实现电磁兼容的测量。　　通常，典型的电磁兼容测量方法，如过滤或屏蔽技术对于实现电子设备的电磁兼容性要求是必不可少的。至于在哪一部分实现电磁兼容性测量法（如在集成电路内或在印刷电路板上），则取决于成本及可行性方面（如可用空间等）的考虑。　　解决电磁兼容性问题的最有效的方法是查明并且减少实际的干扰源。其中一个最重要的解决芯片级电磁兼容的方法就是“表面扫描法(IEC61967-3)”。采用这种方法，能够使集成电路表面电磁场的实际磁场和电场形象化，同时，还能准确、容易地定位集成电路电磁辐射的干扰源。下面就对其进行介绍。2.1.1　表面扫描法　　IEC61967标准中的这一部分描述了评估集成电路表面的近电场和近磁场元件的一种方法。这种方法适用的频率范围为10M～3GHz。为了测量这些场的分布状态，可以使电场探针或磁场探针机械地移过集成电路的表面（探针可以平行或垂直于集成电路表面）。测量数据可以通过计算机进行处理，并且，在一定的扫描频率下的场强能够用有色图谱形象地表示出来。运用这种方法所能达到的效果与机械探针配置系统的精度及所用探针的尺寸密切相关。这一方法给我们提供了一个有用的工具，运用他可以准确地定位小片上集成电路封装内电磁辐射量过大的区域。2.1.2　电场和磁场探针　　进行电场测量时，IEC61967-6标准中对具有部分屏蔽的微型电场探针的构造设计进行了规定。而对于磁场测量，这一标准则建议使用单向微型磁场探针。这2种探针都可用0．02英寸的半导体同轴电缆来制作。最典型有效的磁场探针的孔径大约是200μm。图1为用同轴电缆制作的电场和磁场探针。　　<img height="155" src="http://www.99eda.com/upload/060614204019562.jpg" width="320" border="0" />　　图2是一个磁场探针的实际外观。除了同轴电缆本身的屏蔽之外，为了改进探针的屏蔽效果，还需运用其他的屏蔽措施。　　<img height="166" src="http://www.99eda.com/upload/060614204019564.jpg" width="274" border="0" />2.2　实际应用　　如图3所示，可以由一个微型位置调节器控制探针沿3个垂直方向线性移动进行表面扫描。为了扫描集成电路表面的矩形区域并用计算机处理所得到的测量数据，目前已经开发出了一种应用程序，可以使探针在集成电路表面之上沿正交面方向移动。这一程序能够给出所测电场或磁场的二维曲线。为了进一步处理测量数据，可以将其保存为ASCII文件。　　探针也可以分别放置在小片或集成电路封装之上的任何位置。这就使得直接测量小片的特定部位的电磁辐射成为可能，如测量高速运算放大器。<img height="194" src="http://www.99eda.com/upload/060614204019561.jpg" width="275" border="0" />　　图4给出了集成电路封装表面磁场扫描的示意图。从图中可以明显地看出具有较高的磁场强度元件的区域。由于高短路电流与高动态转换电流结合，故具有较高磁场辐射的管脚通常是集成电路的电源供应管脚和负载输出管脚。正是由于整个集成电路的电磁辐射主要集中在这些管脚上，所以电磁兼容性测量就应该从这里着手。　　<img height="217" src="http://www.99eda.com/upload/060614204019563.jpg" width="314" border="0" />　　图5是用三维图形示出扫描区域磁场强度的测量结果。具有较高磁场强度的区域用红色突出出来，而具有较低磁场强度的区域用蓝色表示。对具有较高磁场强度区域有一定的了解之后，设计者就能够重新设计自己的电路以减少全局的电磁辐射。同时，版图工程师也可得到关键的提示，指导如何布置元件以降低辐射。　　<img height="238" src="http://www.99eda.com/upload/060614204019565.jpg" width="344" border="0" />结　语　　对于微电子行业来说，芯片级电磁兼容性的描述已经成为一个非常重要的主题。实际上，如果不对集成电路电磁辐射及抗扰度方面进行深入的研究，就很难满足电子设备电磁兼容性方面的需要。随着工作频率及芯片复杂度的不断增长，具有低电磁辐射和高抗扰度的集成电路设计将越来越演变成具有挑战性的课题。将来，半导体生产商都将使用新标准（IEC61967和IEC62132）中所描述的不同的测量方法，来描述其集成电路的电磁辐射和抗扰度。而其中的“表面扫描法（IEC61967-3）”可以被用来查明造成整个电磁辐射的主要干扰源。　　因此，今后的研究重点应致力于芯片级电磁兼容性设计和优化，必须着重研究以下几个问题：一是更好地了解地面反射，进而了解普通模式电流是如何影响电磁辐射的，改进对辐射的控制；二是改进用于仿真的封装模型，改进芯片级电磁兼容的处理工具；三是减少信号完整性问题，提高防射频干扰的模拟模块和输入／输出模块的敏感度；四是减少封装产生的寄生参数，更好地控制输出信号的升降次数（适度的回转率）。

ltybz · 发表于 2008-3-18 15:21:46

不知从哪里贴过来的
原题为
芯片级电磁兼容性的设计方法及其应用
殷和国1 ，杨银堂1 ，崔占东2
(1.西安电子科技大学微电子研究所，西安710071；
2.河北半导体研究所，石家庄050051）

tommy9742 · 发表于 2008-7-15 15:43:43

芯片也有这么多讲究啊

angry0301 · 发表于 2008-11-17 10:25:59

内容很空洞啊

hitwcm · 发表于 2008-11-23 20:26:11

I can not see the picture??

paris · 发表于 2009-3-13 13:23:21

xiexie

sd2482 · 发表于 2009-3-13 21:58:03

我们现在也在研究这方面，想做个TESTCHIP

powerliuliu · 发表于 2009-3-13 22:35:22

有没有具体的

daniel_ran · 发表于 2012-3-16 00:35:58

[s:9] [s:9] [s:9]

hfxys · 发表于 2012-4-5 21:59:57

谢谢你定你定是你

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