时钟信号线的EMI

dangjie666

  为了进一步降低顶层时钟信号线的EMI，最好是在时钟线两侧并行布上地线。
时钟信号使用4mil到8mil的布线宽度，由于窄的信号线更容易增加高频信号衰减，并降低信号线之间的电容性耦合。
尽量满足阻抗匹配。绝大多数情况下，阻抗不匹配会引起反射，而且信号完整性也主要取决于阻抗匹配。
时钟信号布线不能并行走得太长，否则会产生串扰从而导致EMI增大。一个较好的办法是确保这些线之间的间距不小于线宽。
尽量使SD-CLK的走线短，直，并在两旁用大于2倍SD-CLK的线宽包地（3-W原则），并挨着打过空。
3. 在整个SDRAM和CPU之间的走线外面，包2MM宽地，并打过孔。
时钟信号引线最容易产生电磁辐射干扰，走线时应与地线回路相靠近。

SDRAM时钟信号：时钟信号频率较高，为避免传输线效应，按照工作频率达到或超过75MHz时布线长度应在1000mil以内的原则及为避免与相邻信号产生串扰，走线长度不超过1000mil，线宽10mil，内部间距5mil，外部间距30mil，要求差分布线，精确匹配差分对走线，误差允许在20mil以内。
2． 地址、片选及其它控制信号：线宽5mil，外部间距12mil，内部间距10mil，尽量走成菊花链拓补，可有效控制高次谐波干扰，可比时钟线长，但不能短。
3． SDRAM数据线：线宽5mil，内部间距5mil，外部间距8mil，尽量在同一层布线，数据线与时钟线的

kakaci

布线走内层,镜像平面尽量用地.
满足时序的情况下,线尽量短.
镜像平面要电连续,不能被分割.
做好阻抗匹配.
有条件就预留个电容.
做好时钟电源的去耦.

amo

牛呀。不错，不错

xtjiajia

大哥我为了下个资料来你这里看看！没有看懂啊！ [s:15]

zhqiang159

2楼总结的不错
顶个

mantous

正好最近老遇到时钟信号导致的问题呢 [s:19]

zhiwei-shi

布线走内层,镜像平面尽量用地.
满足时序的情况下,线尽量短.
镜像平面要电连续,不能被分割.
做好阻抗匹配.
有条件就预留个电容.
做好时钟电源的去耦.