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yuyan502

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晶振倍频超标怎么处理

设备晶振48 mhz，超标点全在倍频点上，而且在晶振脚上串有 100 r 电阻，还是超标。改怎么改

[楼主] | Posted: 2008-05-24 10:26

cert

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就是时钟的倍频也不一定就是从晶振哪里辐射出来的,一般晶振是提供本振/时钟的,可以从芯片的时钟信号进行处理

MSN：qibaotong@hotmail.com
EMC MSN群：group95705@msnzone.com
给喜欢MSN的朋友们一个新选择

[1 楼] | Posted: 2008-05-24 11:08

thisyear

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用的是有源晶振还是无源晶体？看看时钟走线周围有没有比较敏感的信号线，看看是否是串进去的？可以用频谱仪的电场探头点一下，看看是哪里辐射比较强

[2 楼] | Posted: 2008-05-24 13:10

titan

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老问题。。。。。

[3 楼] | Posted: 2008-05-26 09:56

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Xou。Xin布线回路要完整，不在参考平面有割断；外壳接地；负载电容改一下值……

[4 楼] | Posted: 2008-05-27 15:34

silence

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[5 楼] | Posted: 2008-05-28 11:26

bamboolight

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遇到比较多这样的状况，超的多吗？不多的话换换晶振吧。多了就要处理下晶振与芯片的外围电路了，总之方法比较多

[6 楼] | Posted: 2008-05-29 08:23

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自己先做一个电场或磁场探头，看一下这些辐射点从哪里出来的，好像晶振一般不会出问题，它的线哪么短，是别的线上出来的，时钟居多。还有负载电容最好不要随便改。

先去动手探一下，然后再反馈，大家帮你出主意。

[7 楼] | Posted: 2008-05-29 16:53

accpon

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晶振/时钟电路在RE试验中成为干扰源比较常见，建议从如下几个方面考虑：
1）晶振/时钟电路电源Vcc上做必要处理，可以采用120 or 180Ω@100MHz 的Bead与0.01uF、0.1uF和10uF电容构成PI型滤波；
2）Clock out上串接100Ω电阻合适吗？你设计的线路特性阻抗是多少？虽然电阻越大，信号上升沿/下降沿越缓，但是SI的问题是否也需要考虑。
3）从PCB上分析晶振布局和Clock的布线。不要靠近单板的边缘，不要靠近接口电路、开孔等。clock在内层布线，不要过多跨层，尽量不要更换其参考平面。当然还有一个大家都清楚地就是，晶振/时钟电路尽量靠近被驱动芯片，尽量短。

[8 楼] | Posted: 2008-05-29 22:05

bucher

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線路要是有經過匹配
串100R電阻並不一定會比較好喔
有時候甚至會找呈現路的阻抗不匹配
多試試不同值吧或大或小不一定
串個電容下地也可以試試但是不能大通常會比電阻有效
但是要看你對信號的需求

[9 楼] | Posted: 2008-06-03 16:18

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